Chip de prueba UCie, el primero del mundo

Chip de prueba UCie, el primero del mundo

Recientemente, Synopsys e Intel han desarrollado el primer chip de prueba que utiliza el protocolo Universal Chiplet Interconnect Express (UCIe), diseñado para conectar chiplets fabricados mediante diferentes procesos.

El chip de prueba demuestra el tráfico UCIe entre Synopsys UCIe PHY IP e Intel UCIe PHY IP, utilizando herramientas de verificación funcional Synopsys VCS para simular cada chip de prueba.

El chip de prueba de Intel, Pike Creek, está compuesto por pequeños chiplets Intel UCIe IP fabricados con base en la tecnología Intel 3 y se combina con chips de prueba Synopsys UCIe IP fabricados mediante el proceso TSMC N3.El emparejamiento exitoso simula la mezcla y combinación de chips que puede ocurrir en sistemas multichip del mundo real, lo que indica la viabilidad de este enfoque en un contexto comercial.

La combinación de dispositivos basados ​​en diferentes tecnologías de proceso es crucial para aumentar la complejidad del sistema dentro de un solo paquete utilizando el protocolo UCIe.

Manuel Mota, gerente senior de productos para interfaz IP de alta velocidad en Synopsys Solutions Group, afirmó que esta colaboración reveló lecciones valiosas y planean compartir estas experiencias con UCIe Alliance.

Como la fabricación de silicio lleva mucho tiempo y validar si todo funciona como se espera implica costos y tiempo significativos, encontrar una manera de evaluar la compatibilidad utilizando chips de prueba o silicio existentes podría ser un buen método.

El diseño de sistemas de chips múltiples implica una planificación extensa, especialmente cuando se reutilizan diseños de empaques o placas de circuitos.Desarrollar la mayor flexibilidad posible en la placa de circuito es una forma de brindar opciones para uso futuro.

Los estándares abiertos como UCIe brindan confianza en la interoperabilidad.Cuando una empresa controla ambos extremos del vínculo, por supuesto, no hay preocupación sobre si cada parte cooperará.Sin embargo, de cara al futuro, se espera que en los próximos años veamos más empresas que no estén dispuestas a construir ambos lados simultáneamente y opten por comprar componentes del mercado que probablemente utilicen diferentes tecnologías de fabricación.Esto se enfatizó en la reciente reunión del Small IP Group de DVcon Europe.

Al permitir que las particiones de diseño incluyan múltiples nodos de proceso, los pequeños chiplets ayudan a reducir los costos de fabricación de los nodos avanzados.Mota afirmó que sin estándares, la disponibilidad de IP es limitada y elegir nodos de proceso en función de la disponibilidad de IP no es el mejor enfoque.Las demostraciones de interoperabilidad de chips de prueba de UCIe brindan evidencia sólida para mezclar y combinar diseños de IP y sientan las bases para un ecosistema abierto de chips pequeños.

Una de las ventajas de la arquitectura de sistema multichip es que puede constar de chips de diferentes proveedores para diferentes nodos de proceso.Esto proporciona flexibilidad en términos de costo, además de optimizar la potencia, el rendimiento y el área (PPA).UCIe es un elemento clave en la combinación de diferentes componentes, permitiéndoles comunicarse entre sí y al mismo tiempo admitir una gama de tecnologías de embalaje avanzadas.

Si bien los sistemas de chips múltiples compatibles con UCIe pueden funcionar bien durante el desarrollo, las pruebas y la fabricación, el proyecto debe garantizar que las conexiones de chip a chip sigan siendo confiables desde el principio y en el campo.Aquí es donde la UCIe IP juega un papel indispensable.

UCIe IP normalmente consta de un controlador para lograr una comunicación de baja latencia entre chips basada en protocolos comunes (como PCIe, CXS y protocolos de transmisión);una PHY para conexiones de alto rendimiento y baja potencia dentro del paquete;y verificación de IP para acelerar la convergencia de verificación.Las funciones de prueba integradas le permiten eliminar los chips defectuosos durante la fase de prueba del troquel desnudo.Además de estas características de capacidad de prueba para chips en buen estado, IP también puede proporcionar verificación de redundancia cíclica (CRC) o verificación de paridad para la detección de errores y funciones de reintento para corregir los errores detectados.

Intel indica planes para continuar colaborando con Synopsys para desarrollar aún más su tecnología UCIe, enfatizando que la estrecha cooperación de todo el ecosistema de semiconductores es crucial para que los diseñadores de chips logren las ventajas de estos diseños complejos e interdependientes.